Perché si verificano nuove violazioni di sospensione non correlate a SignalTap dopo l'aggiornamento al rilascio della produzione 1.1 (1.1 PV) del Intel® Programmable Acceleration Card (PAC) con Arria® FPGA 10 GX?

I problemi di tempo di attesa possono essere visualizzati sulle unità funzionali dell'acceleratore (APU) sviluppate utilizzando il rilascio DEL PV PAC 1.1 che in precedenza erano puliti con la tempistica sulla versione 1.1 Beta. Questi si verificano perché l'origine del "afu_clk" è cambiata da "clk1x" in 1.1 Beta a "clk100" in 1.1 PV. A causa di un problema in 1.1 PV, i limiti di temporizzazione non sono stati aggiornati per corrispondere a una modifica del clock di input tra 1.1 PV e 1.1 Beta, causando potenzialmente la segnalazione di nuove violazioni del tempo di attesa.

Per risolvere il problema, modificare i vincoli di temporizzazione per l'AFU personalizzato, come mostrato nell'esempio seguente. I file sdc per l'AFU possono risiedere all'interno della directory hw/samples nella gerarchia della directory di rilascio del software PAC o possono risiedere in alternativa in un percorso personalizzato.

Vecchio (1,1 beta): set_clock_groups -asincrona \
-group [get_clocks {*|dcp_iopll|dcp_iopll|clk1x}] \
-group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

Nuovo (1,1 PV): set_clock_groups -asincrona \
-group [get_clocks {*|dcp_iopll|dcp_iopll|clk100}] \
-group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

Questa modifica avrà un impatto solo sull'AFU personalizzato e non avrà alcun impatto su nessuno degli altri esempi di progettazione forniti con il rilascio PV PAC 1.1.