Quando si utilizza l'analizzatore logico Signal Tap da remoto per eseguire il debug di un'unità funzionale acceleratore (AFU) su un Intel® Programmable Acceleration Card (PAC) con Intel® Arria® FPGA 10 GX, è possibile che il progetto AFU non sia sintetizzato. Se lo si compila utilizzando la GUI del software Intel® Quartus Prime Pro Edition, è possibile che si verifichino gli errori come di seguito:
Errore:l'entità di progettazione di primo livello "dcp_top" non è definita.
Non è possibile elaborare la gerarchia degli utenti di primo livello
Flusso non riuscito
Quartus Prime Synthesis non ha avuto successo. 3 errori, 6 avvisi.
Per risolvere questo problema, è necessario modificare la revisione del progetto da "afu_fit" a "afu_synth", quindi è possibile utilizzare Signal Tap II Logic Analyzer per attivare eventi di segnale AFU e acquisire tracce di segnali nella progettazione AFU.
