ID articolo: 000083268 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 27/09/2011

Il testbench dimostrativo potrebbe fallire per alcune varianti RapidIO

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Variazioni RapidIO che implementano un Avalon-MM di input/output modulo layer logico master o slave e destinazione di un Stratix IV GX o Arria II GX device fail simulation con un messaggio di errore che indica che un segnale non aveva valore previsto. Il problema è dovuto a un parametro RTL non inizializzato nel modello di simulazione funzionale IP.

    Queste variazioni RapidIO non possono simulare con successo testbench dimostrativo.

    Risoluzione

    Per evitare questo problema, rigenerare la simulazione funzionale IP modello con quartus_map l'opzione della riga di comando SIMGEN_RAND_POWERUP_FFS=OFF .

    Il seguente script fornisce questo comando per il DUT e la sorella RIO nel banco di prova, per il caso di un RapidIO MegaCore variante di funzione che crea un'istanza di tutti i moduli. Per utilizzarlo per rigenerare modello di simulazione funzionale IP, aggiornare i nomi dei file per il modifica, modificare i comandi con il dispositivo corretto e HDL, e rimuovere le linee che fanno riferimento ai moduli che la variante fa non includere.

    Eseguire lo script o immettere i comandi corrispondenti nella casella che contiene tutti i file di origine.

    #!/bin/sh #Modify the following lines with the correct device and HDL information. #Parameter CBX_HDL_LANGUAGE=Verilog or VHDL #Parameter --family is one of {stratixiv, arriaiigx, cycloneiv, arriagx, stratixiigx}. #Regenerate the IP functional simulation model for the DUT: quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF" --family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v" --source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v" --source="./rio_riophy_reset.v" --source="./rio_concentrator.v" --source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v" --source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v" rio.v #Regenerate the IP Functional Simulation Model for SISTER cp rio_rio_sister.v rio_sister_rio.v cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v" --source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v" --source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v" --source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v" --source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v" --source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v

    Questo problema verrà risolto in una versione futura del RapidIO Funzione MegaCore.

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    Questo articolo si applica a 3 prodotti

    FPGA Arria® II
    FPGA Stratix® IV
    FPGA Arria® II GX

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