Per migliorare il timng della SDRAM Cyclone® V HPS per FPGA i percorsi core, è possibile provare a sovraconsegnare i percorsi in questione utilizzando l'assegnazione seguente:
if {$::quartus(nameofexecutable) == "quartus_fit"} {
set_max_delay -da [get_keepers *\|fpga_interfaces\|f2sdram~FF_*] -a [registri get_keepers ]
}
I registri e i nomi dovranno essere modificati in base alla struttura di progettazione.
Notare che questa assegnazione sovraconstrae solo i percorsi durante il processo di montaggio e che l'analisi della tempistica eseguita in TimeQuest Timing Analyzer sarà valida.
Il valore di overconstrain da dipende dall'entità delle violazioni dei tempi.
Per esempio:
Se la relazione di configurazione predefinita è 6ns e si ha un rallentamento negativo del caso peggiore su questi percorsi di -1ns, l'applicazione di un valore set_max_delay di 4,5ns è ragionevole.
O se la tua relazione di configurazione predefinita è 4ns e hai un rallentamento negativo del caso peggiore su questi percorsi di -100ps, l'applicazione di un valore set_max_delay di 3,5ns è ragionevole.
Questo problema è pianificato per essere risolto in un rilascio futuro del software Quartus® II.
