ID articolo: 000082655 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 01/04/2013

Come posso ripristinare il bitlip nella funzione ALTLVDS_RX mega nei dispositivi Arria® V e Cyclone® V?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • ALTPLL Avalon
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    La porta di input rx_cda_reset del malfunzionamento del ALTLVDS_RX non è supportata nei dispositivi Arria® V GX, GT, SX e ST e nei dispositivi Cyclone® V a partire dal software Quartus® II versione 12.1.  Il bitlip, noto anche come allineamento dei dati, è impostato sulla posizione di latenza zero (reset) affermando pll_areset.

    Notare che il modello di simulazione RTL non reimposta il bit quando viene affermato pll_areset.  Questo è un problema solo con il modello di simulazione RTL.  Il modello di simulazione RTL è pianificato per essere risolto in una versione futura del software Quartus II.

     

     

    Risoluzione

    La latenza bitlip sarà impostata sulla posizione zero quando pll_areset viene affermato nella simulazione a livello di gate e nell'hardware.

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