Problema critico
Questo problema riguarda le interfacce DDR2 e DDR3 che utilizzano l'hard controller di memoria nei dispositivi Arria V o Cyclone V.
Quando si utilizza Qsys per generare un Arria V o Cyclone V esterno controller di memoria, si potrebbe riscontrare il seguente messaggio di errore durante la fase di Quartus II:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
Il messaggio di errore si verifica quando il pll_sharing condotto
di un'interfaccia di memoria esterna è esposta a un condotto di primo livello
in Qsys.
Qsys attualmente emette un avviso errato, consigliandoti di
esportare il pll_sharing condotto in una porta di primo livello.
Quando si esporta il condotto, impedisce che questi segnali siano
tagliato correttamente dal fitter perché sono assegnati a livello superiore
Perni. Si verifica quindi l'errore del più in forma.
La soluzione per questo problema è ignorare l'avviso Qsys e di non esportare il condotto in una porta di primo livello. Errore del più in forma quindi non dovrebbe verificarsi.
Per ulteriori informazioni, fare riferimento alle seguenti informazioni Soluzione di base:
Perché vedo un avviso Qsys per il condotto pll_sharing anche quando l'opzione modalità di condivisione PLL è impostata su \'Nessuna condivisione\' nell'UniPHY Impostazioni megacore?
Questo problema verrà corretto in una versione futura.
