Leggere o scrivere Intel® Arria® 10 valori di registro IP PCI Express* è un metodo di debug efficace. Seguire la procedura seguente per leggere o scrivere i valori di registro nei componenti IP Intel® Arria® 10 PCI Express. La prima parte mostra come attivare il Altera Debug Master Endpoint (ADME) nei canali IP PHY PHY nativo Arria 10 ricetrasmettitori, Intel Arria 10 ricetrasmettitori ATX PLL IP Core e Intel Arria 10 ricetrasmettitori fPLL IP Core. La seconda parte mostra le operazioni su come leggere e scrivere i valori del registro con Intel® Quartus® Console di sistema Prime Pro Edition.
Attivazione della funzionalità ADME.
IP PHY nativo Arria 10 ricetrasmettitori
1. Attivare ADME nell'editor dei parametri IP PCI Express (scheda Opzioni di configurazione, debug ed estensione)
2. Generate HDL (in Intel Quartus Prime Pro Edition Platform Designer, fare clic su "Generate --> Generate HDL ...")
Arria 10 CORE IP PLL ATX (solo per Arria modalità IP PCI Express 10 gen3)
3. Passare alla directory che include i file di progettazione PCI Express generati da Platform Designer (ad esempio\altera_pcie_a10_hip_171\synth)
4. Aprire il file "lcpll_g3xn.v" in un editor di testo
5. Impostare i seguenti parametri di seguito nell'istanza ATX/LC PLL (altera_xcvr_atx_pll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
6. Collegare il clock di riconfigurazione e reimpostare per la stessa istanza
.reconfig_clk1 (reconfig_clk0)
.reconfig_reset1 (reconfig_reset0),
7. Salvare e chiudere il file "lcpll_g3xn.v"
Arria 10 fPLL IP Core
8. Aprire il file "fpll_g3.v" in un editor di testo
9. Impostare i seguenti parametri nell'instatazione fPLL (altera_xcvr_fpll_a10)
.rcfg_jtag_enable (1),
.dbg_embedded_debug_enable (1),
.dbg_capability_reg_enable (1),
.dbg_stat_soft_logic_enable (1),
.dbg_ctrl_soft_logic_enable (1),
10. Cablare il clock di riconfigurazione e reimpostare per la stessa istanza
.reconfig_clk1 (reconfig_clk0)
.reconfig_reset1 (reconfig_reset0)
11. Salvare e chiudere il file "fpll_g3.v"
12. Inizia la compilazione di Quartus
13. Scarica il SOF
Registrare l'operazione di lettura e scrittura con la console di sistema.
1. Avviare il toolkit di ricetrasmettitore Quartus e la progettazione del carico
2. Controllare gli slave collegati
% get_service_paths slave (questo elenco elenca tutti gli slave, tra cui XCVR, ATX PLL e fPLL)
3. Verificare le informazioni IP per ciascun indice slave e prendere nota dell'IP associato all'indice
% marker_get_info [lindex [get_service_paths slave] 0]
% marker_get_info [lindex [get_service_paths slave] 1]
% marker_get_info [lindex [get_service_paths slave] 2]
% marker_get_info [lindex [get_service_paths slave] 3]
4. Lettura da/scrittura ai registri XCVR o PLL. Quando si scrive, eseguire lettura-modifica-scrittura. (ad esempio ATX PLL m_counter)
% set s [lindex [get_service_paths slave] 3] # indice 3 è ATX PLL
% $s slave open_service
% impostato base_addr 0x0000 # utilizzato per accedere ai canali del ricetrasmettitore
% set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # leggi l'indirizzo PLL ATX 0x109 (m_counter)
% set ret [$ret expr & ~0xf0 | (0x1 <<7)] # clear bit[7:4] e set bit[7] su 1
% master_write_8 $s [expr $base_addr 0x109*4] $ret valore modificato in scrittura
% set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # verifica leggendo indietro
Fare riferimento a Intel Arria 10 mappa del registro del ricetrasmettitore per gli indirizzi e i valori completi del registro.
