ID articolo: 000082189 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 16/04/2015

Perché si ottengono errori di temporizzazione sul segnale Arria 10 Hard IP per PCI Express pld_clk_inuse_hip_sync?

Ambiente

Edizione Quartus

Intel® Quartus® II (in abbonamento)

Versione trovata: 14.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Descrizione

A causa di un problema nella versione 14.1 del software Quartus® II, mancano alcuni vincoli per il Arria® 10 Hard IP per PCI Express®.

Percorsi del segnale pld_clk_inuse_hip_sync possono essere impostati come percorsi falsi.

Risoluzione

Per risolvere questo problema, aggiungere i seguenti vincoli al vincolo di livello superiore (.sdc) file dopo qualsiasi derive_pll_clocks Direttive:

# Pin testin HIP - vincoli SDC
set_false_path -da [get_pins -compatibility_mode *hip_ctrl*]
set_false_path -da [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip:g_soft_reset.altpcie_rs_a10_hip|hiprst*]
set_false_path -to [get_registers *altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
set_false_path -da [get_pins -compatibility_mode *|*reset_status_sync_pldclk_r*]
set_false_path -da [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:apps|altpcierd_hip_rs:rs_hip|app_rstn]

Questo problema è pianificato per essere risolto in una versione futura del software Quartus II.

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Questo articolo si applica a 3 prodotti

FPGA Intel® Arria® 10 GT

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