ID articolo: 000082091 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 29/03/2018

Perché vengono segnalati errori di temporizzazione da *wys~ch3_pcs_chnl_hip_clk_out[0].reg per Intel® Arria® IP rigido PCIe* di 10 generazione3?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard-IP Intel® Arria® 10 Cyclone® 10 per PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema con il file SDC PCIe* Hard IP, quando si utilizza Intel® Arria® 10 PCIe* Hard IP Gen3, saranno riportati i seguenti percorsi di temporizzazione:

    da *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~ch3_pcs_chnl_hip_clk_out[0].reg ad altri elementi all'interno dell'HARD IP.

    Questi percorsi possono essere ignorati in modo sicuro.

    Risoluzione

    Per risolvere questo problema, questi percorsi possono essere ignorati utilizzando le seguenti assegnazioni false path sdc impostate:

    set_false_path -da {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~ch3_pcs_chnl_hip_clk_out[0].reg} -a {*:p hy_g3x8|twentynm_xcvr_native:g_xcvr_native_insts[*].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5:inst_twentynm_pcs|gen_twentynm_hssi_common_pld_pcs_interface.inst_twentynm_hssi_common_pld_pcs_interface~pld_rate_reg.reg}
    set_false_path -da {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~ch3_pcs_chnl_hip_clk_out[0].reg} -a {*:p hy_g3x8|twentynm_xcvr_native:g_xcvr_native_insts[*].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5:inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg}
    set_false_path -da {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~ch3_pcs_chnl_hip_clk_out[0].reg} -a {*:p hy_g3x8|twentynm_xcvr_native:g_xcvr_native_insts[*].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5:inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg}
    set_false_path -da {*|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|wys~ch3_pcs_chnl_hip_clk_out[0].reg} -a {*:p hy_g3x8|twentynm_xcvr_native:g_xcvr_native_insts[*].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5:inst_twentynm_pcs|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg}

    Questo problema verrà risolto in una versione futura del software Intel® Quartus® Prime.

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    Questo articolo si applica a 1 prodotti

    FPGA e FPGA SoC Intel® Arria® 10

    Disclaimer

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