Qual è la frequenza massima di uscita del clock esterno per un PLL Stratix ottimizzato (-5 velocità) che guida un pin di clock di uscita dedicato utilizzando lo standard I/O LVDS?

Descrizione Nel manuale Stratix versione 3.1,settembre 2004, la tabella Stratix velocità massima di clock di output per PLL[5, 6, 11, 12] Pin nella tabella Flip-Chip Packages elenca la velocità massima di clock di output come 500 MHz, per tutti i gradi di velocità Stratix. La tabella Enhanced PLL Specifications for -5 Speed Grades mostra il parametro fout_ext (frequenza di output massima per clock esterni) a 526 MHz.

La ragione della differenza è che i PLL migliorati hanno una velocità di clock di uscita massima di 526 MHz durante la guida dei pin di uscita del clock dedicati. Questa velocità massima di clock di output è ulteriormente limitata a seconda dello standard di I/O utilizzato sul pin PLL_OUT e anche sul pacchetto del dispositivo. Ad esempio, nei pacchetti flip-chip, la velocità massima di clock di uscita LVDS è di 500 MHz per un dispositivo di livello di -5 velocità. Nei pacchetti wire-bond, la velocità massima di clock di uscita LVDS è di 311 MHz per un dispositivo a -5 velocità.