ID articolo: 000081588 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 15/08/2012

Perché si ottiene una violazione di temporizzazione associata al dominio di clock CK quando si implementano più interfacce RLDRAM II che condividono una singola PLL e DLL?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrizione

Quando si implementano più interfacce RLDRAM II che condividono una singola PLL e DLL su Stratix® III o Stratix IV nel software Quartus® II versione 11.1SP2, l'analisi CK/DK potrebbe mostrare false violazioni di temporizzazione che dovrebbero essere tagliate. Le violazioni di temporizzazione false si verificano perché ogni interfaccia fornisce un nome di clock SDC diverso al buffer di clock comune. Ogni nuovo nome di clock genera un insieme di nuovi percorsi di temporizzazione, che non sono coperti dai vincoli di percorso falso esistenti.

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