ID articolo: 000081108 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 31/12/2013

Perché si riscontrano violazioni di temporizzazione quando si utilizza il PCS PHY PHY Arria V 10GBaseR?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • Velocità
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Quartus® II versione 13.0, è possibile che si verifichino violazioni di configurazione o di temporizzazione nella logica SOFT PCS quando si utilizza il dispositivo Arria® V 10GBaseR PHY. Ciò è dovuto alla promozione del clock PMA a una rete di clock globale che introduce l'inclinazione del clock.

    Risoluzione

    Per risolvere le violazioni di temporizzazione, è possibile aggiungere le seguenti assegnazioni QSF alla progettazione.

    • set_instance_assignment -nome GLOBAL_SIGNAL "PERIFERIA CLOCK" da *altera_xcvr_10gbaser*av_rx_pma|clkdivrx
    • set_instance_assignment -nome GLOBAL_SIGNAL "PERIFERIA CLOCK" da *altera_xcvr_10gbaser*av_tx_pma|clkdivtx

    Questo problema verrà risolto in una versione futura del software Quartus II.

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    Questo articolo si applica a 2 prodotti

    FPGA e FPGA SoC Arria® V
    FPGA Arria® V GT

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