ID articolo: 000080958 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 31/07/2017

Perché Arria 10 clock di uscita IOPLL sono allineati con il bordo di caduta che non aumenta il bordo del clock di riferimento?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa del problema nel software Quartus® Prime, il modello di simulazione IOPLL mostrerà il bordo dei clock di output allignato al bordo di caduta del clock di riferimento, non il bordo in aumento del clock di riferimento.

    Questo non è il comportamento che si vedrebbe nel silicio. Si tratta di un bug nel modello di simulazione e non influisce sull'hardware. TimeQuest analizzerà la tempistica rispetto al bordo in aumento del clock di riferimento.  Questo verrà risolto nella versione successiva di Quartus®.

     

    Prodotti correlati

    Questo articolo si applica a 1 prodotti

    FPGA e FPGA SoC Intel® Arria® 10

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.