Questo errore si verifica nel software ModelSim® per i progetti VHDL. (Errori simili possono verificarsi in altri strumenti di simulazione EDA).
Quando il software Quartus® II genera un netlist VHDL a livello di gate per strumenti di simulazione di terze parti (*.vho) per un progetto che contiene qualsiasi soluzione di debug su chip utilizzando la porta JTAG (come l'analizzatore logico SignalTap® II o un JTAG UART soPC Builder), la netlist contiene le seguenti porte JTAG:
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
L'errore si verifica quando si simula l'entità di primo livello con un testbench in uno strumento di simulazione di terze parti se non si specificano queste porte JTAG nella dichiarazione e nell'istanza dei componenti di primo livello.
Per evitare questo problema, specificare le porte JTAG nella dichiarazione del componente e nella creazione di istanze dell'entità nel testbench, come mostrato di seguito:
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
È possibile impostare questi altera_reserved * pin su un livello logico 0 nel testbench come segue, perché non si guidano i dati su queste porte durante la simulazione.
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);
