Errore (18694): il clock di riferimento su PLL "qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll", che alimenta un'istanza IP LVDS SERDES Altera, non è guidato da un cloc...

A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 18.1 in poi e Intel® Quartus® software Prime Standard Edition versione 19.1 in poi, l'utente si imbatterà nel seguente errore di compilazione della progettazione del progetto Intel® Quartus® quando si utilizza l'Ethernet a tripla velocità a porta singola e il design di riferimento dei chip PHY su scheda da AN647.

L'errore è dovuto al fatto che il clock di riferimento LVDS viene promosso manualmente a clock globale tramite l'assegnazione QSF mostrata di seguito nella progettazione di riferimento.

 set_instance_assignment -nome da GLOBAL_SIGNAL GLOBAL_CLOCK a ref_clk

Errore (18694): il clock di riferimento su PLL "qsys_top_0|a10_tse_mac_pcs|a10_tse_mac_pcs|i_lvdsio_rx_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll", che alimenta un'istanza IP LVDS SERDES Altera, non è guidato da un pin di clock di riferimento dedicato dalla stessa banca. Utilizzare un pin di clock di riferimento dedicato per garantire la soddisfazione delle specifiche di velocità massima dei dati IP LVDS SERDES.

Per risolvere questo problema, disattivare manualmente la promozione di LVDS refclk tramite l'assegnazione QSF mostrata di seguito

set_instance_assignment - nome GLOBAL_SIGNAL OFF -to ref_clk