ID articolo: 000080674 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 11/04/2019

Perché il segnale reset_status si attiva dopo il rilascio del segnale pin_perst nell'IP Stratix® V Avalon® ST Interface for PCIe*?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • Intel® Quartus® Prime Standard Edition
  • Hard-IP Stratix® V per IP FPGA Intel® PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Quando si utilizza l'interfaccia Avalon®-ST Stratix® V per IP PCIe*, è possibile osservare il segnale reset_status che si attiva dopo il rilascio di pin_perst e prima che il segnale ltssmstate raggiunga Polling.Active (0x2). È possibile ignorare questo comportamento e campionare reset_status segnale finché il segnale ltssmstate non è maggiore di Polling.Active (0x2).

    Risoluzione

    Queste informazioni saranno aggiunte in una versione futura della guida utente della soluzione Stratix® V Avalon® ST per PCIe*.

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    Questo articolo si applica a 1 prodotti

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