Descrizione
A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 17.1 e precedente, potrebbe essere visualizzato questo messaggio di errore durante la compilazione di un progetto che include l'IP LVDS. Questo problema si verifica quando l'IP è in modalità PLL esterna e si rivolge a un dispositivo Intel Stratix® 10.
Risoluzione
Per risolvere questo problema, commentare la seguente riga dal file SDC IP LVDS
set_max_delay_in_fit_or_false_path_in_sta_through_no_warn ${pll_instance_name}|lock $max_delay
Questo problema è pianificato per essere risolto in una versione futura del software Intel Quartus Prime Pro Edition.
