ID articolo: 000080394 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 15/06/2017

Perché l'IP LVDS SERDES Altera in modalità Tx non riesce a generare il modello di simulazione VHDL?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 17.0 e successive, si potrebbe notare che l'IP LVDS SERDES Altera non riesce a generare. Questo problema si verifica quando l'IP è in modalità Tx e si è selezionato VHDL per il modello di simulazione.

    Risoluzione

    Per risolvere questo problema, generare il modello di simulazione in Verilog HDL.

    Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.

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