Descrizione
Quando si utilizza l'opzione PLL esterna nella megafunzione altlvds nei dispositivi Stratix® III, è possibile utilizzare una configurazione PLL sinistra/destra come PLL normale e collegare la PLL alla megafunzione altlvds.
I dettagli delle impostazioni PLL sono i seguenti:
- Impostazioni dei parametri:
- Selezionare il tipo PLL sinistro/destro
- Selezionare il percorso di feedback all'interno del PLL in modalità di compensazione sincrona di origine
- Clk0: clock seriale ad alta velocità collegato alla porta rx_inclock o tx_inclock della megafunbilità altlvds
- Frequenza di output: velocità dei dati
- Passaggio di fase: -180 gradi
- Ciclo di servizio: 50%
- Clk1: segnale di abilitazione del carico collegato alla porta di ingresso rx_enable o tx_enable della megafunbilità altlvds
- Frequenza di output: fattore di velocità/deserializzazione dei dati
- Passaggio di fase: [(fattore di deserializzazione - fattore 2)/fattore di deserializzazione] * 360 gradi
- Ciclo di servizio: (fattore 100/deserializzazione)%
- Clk2: clock del registro di sincronizzazione
- Frequenza di output: fattore di velocità/deserializzazione dei dati
- Passaggio di fase: gradi (-180/fattore di deserializzazione)
- Ciclo di servizio: 50%
- Se per il ricevitore viene utilizzato l'allineamento dinamico della fase (DPA):
- Fare riferimento al white paper dei circuiti DPA e del comportamento del segnale rx_dpa_locked nei dispositivi Stratix III (PDF)
- Per il software Quartus® II 8.0 o versioni successive, selezionare Clock DPA sulla megafunzione altpll. Selezionare "Utilizzare queste impostazioni di clock per il clock DPA" nella scheda di impostazione "Clock di output". Questa impostazione deve essere applicata sul clock di uscita che viene utilizzato come clock seriale ad alta velocità (veloce). (Vedere la nota 1)
- Il software Quartus II 7.2 SP3 e versioni precedenti non ha la casella di controllo "Utilizza queste impostazioni di clock per clock DPA" nella megafunzione altpll. Impostare quanto segue nel file wrapper generato per la megafunzione altpll:
dpa_multiply_by e dpa_divide_by = stesso fattore di moltiplicazione/divisione di Clk0 (ad esempio, la frequenza di clock DPA è la stessa della velocità dei dati). - Aprire il file VHDL o Verilog della megafun zione altpll.
Quando si utilizza Verilog HDL, ad esempio, aggiungere le seguenti 2 righe nella sezione defparam. (I valori dipendono dall'impostazione altpll/altlvds)
altpll_component.dpa_multiply_by = ,
altpll_component.dpa_divide_by = , - Queste impostazioni funzionano per tutti i fattori di deserializzazione e le velocità di dati disponibili sulla megafunzione altlvds.
- Il ritardo dall'input dei dati e dall'output LVDS può essere diverso tra altlvd utilizzando PLL esterno e altlvd con PLL interno.
Nota 1: se non si utilizza questa impostazione, potrebbe verificarsi il seguente avviso di in forma: clock DPA dell'atomo di ricevitore SERDES "rx_0" è guidato da PLL "PLL_NAME" con parametri dpa_multiply_by e dpa_divide_by non specificati.
Potrebbe verificarsi anche il seguente errore del fitter:
Errore: il clock lvds e la frequenza di clock DPA dell'atomo di ricevitore SERDES "rx_0" devono essere uguali
