Perché il segnale DQS Stratix letto è bloccato in un passaggio di fase non corretto?

Descrizione Quando si utilizzano i segnali DQS nei dispositivi Stratix, è necessario assicurarsi che il clock di riferimento DLL al FPGA sia sempre valido dopo la configurazione. Ciò significa che il clock di riferimento DLL deve soddisfare le specifiche VIH e VIL dello standard IO. Se il clock di riferimento della DLL non soddisfa i livelli di tensione specificati, la fase di inizializzazione della DLL potrebbe essere danneggiata, causando un valore di spostamento di fase errato. Anche se la DLL è auto-calibrata, se i valori di base del contatore vengono danneggiati durante l'inizializzazione, l'offset per lo spostamento di fase non sarà corretto e non può essere aggiornato a meno che non si spedi il dispositivo.

Quando si esegue il debug di questo problema, controllare prima la risoluzione sul clock di riferimento DLL. Un pull-up a VTT potrebbe consentire al segnale di clock di riferimento DLL di andare a uno stato indeterminato quando non c'è nulla che guidi la linea.