ID articolo: 000080126 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 02/04/2014

Perché il mio hard IP Stratix V per PCI Express nella configurazione di generazione 3 non riesce a collegarsi fino a L0 dopo aver distoglieto il pin PERST nella simulazione?

Ambiente

  • PCI Express*
  • Simulazione
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Quando si simulano Stratix® V e Arria® V GZ Hard IP per PCI Express® come endpoint, l'IP fisso PCIe può rimanere bloccato a velocità.Ripristino se l'IP rigido viene ripristinato dopo il collegamento fino alla generazione 3 L0. Si tratta di un problema noto nel modello di simulazione e non ha alcun impatto sull'hardware.

    Risoluzione

    Il problema verrà risolto in una versione futura del software Quartus® II.

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    Questo articolo si applica a 4 prodotti

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
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    Disclaimer

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