ID articolo: 000079779 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 15/04/2013

Come si simulano i progetti Stratix V in VHDL utilizzando il software ModelSim-Altera Starter Edition?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • Simulazione
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software ModelSim-Altera Starter Edition versioni 6.6c e 6.6d, i progetti in VHDL destinati Stratix® dispositivi V non possono essere simulati. Questo problema non influisce sul software ModelSim-Altera Edition. Queste versioni di ModelSim-Altera Starter Edition sono fornite con le versioni Altera Complete Design Suite 10.1 e 11.0.

    A causa di questo problema, potrebbero verificarsi errori come i seguenti:

    # ALTERA version supports only a single HDL
    # ** Fatal: (vsim-3612) Instantiation of 'stratixv_ds_coef_sel' failed. Unable to check out Verilog simulation license.
    Soluzione

    Per risolvere questo problema, utilizzare una delle seguenti opzioni:

    • Simulare il targeting di progettazione Stratix dispositivi V utilizzando Verilog HDL.
    • Simulare il targeting della progettazione Stratix dispositivi V utilizzando il software ModelSim-Altera Edition.

    Questo problema è risolto a partire dal software ModelSim-Altera Starter Edition versione 10.0c fornito con Altera Complete Design Suite versione 11.1.

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