ID articolo: 000079768 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 20/02/2014

SDRAM ECC disattivato nel preloader

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Qsys non può generare un'interfaccia DDR nel componente HPS con ECC abilitato. Se si tenta di specificare tale interfaccia, il risultato è un'interfaccia senza ECC. A seconda della larghezza dell'interfaccia specificata, la larghezza dell'interfaccia risultante è la seguente:

    Larghezza specificataLarghezza risultante
    2416
    4032
    Soluzione

    Passare alla Altera Complete Design Suite v13.0 SP1 o versioni successive.

    Prodotti correlati

    Questo articolo si applica a 1 prodotti

    FPGA e FPGA SoC Cyclone® V

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.