ID articolo: 000079687 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 16/04/2014

Perché il mio HARD IP Stratix IV per PCI Express VHDL altpcierd_write_dma_requester_128.vhd è diverso dalla sua controparte Verilog?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrizione

Il Stratix IV® Hard IP per PCI Express® in VHDL ha un'incoerenza dalla sua controparte HDL Verilog. Questa incoerenza può causare errori in una progettazione PCIe per determinati indirizzi sull'interfaccia TX.

Soluzione In altpcierd_write_dma_requester_128.vhd alla riga 1036 cambiare:

tx_desc_addr <= tx_desc_addr_pipe;

A

tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;

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