ID articolo: 000079609 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 23/09/2011

reti di clock Stratix V non corrette

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Il software Quartus II non modella correttamente la tempistica prestazioni delle reti di clock nei dispositivi Stratix V ES quando entrambi vengono utilizzati i bordi del segnale di clock. Influisce sull'ingegneria Stratix V dispositivi campione.

    Soluzione

    Fare riferimento al datasheet Stratix V per la frequenza di clock applicabile limiti in questo caso.

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    Questo articolo si applica a 1 prodotti

    FPGA Stratix® V

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