Perché il core PCI Express Arria V o Cyclone V non riesce a eseguire il downtrain a una configurazione x2 o x1?

I core IP Arria® V e Cyclone® V per i core IP PCI Express® non si limitano a x1 o x2 da configurazioni x4 o x8.

La soluzione consiste nel correggere il codice HDL Verilog in altpcie_av_hip_128_bit_atom.v che imposta il numero di corsie. Questa correzione deve essere apportata al file che si trova nella directory di installazione di Quartus® II <quartus12.0_install_path>\ip\altera\altera_pcie\altera_pcie_av_hip_ast.  Assicurarsi che qualsiasi copia di questo file situata nella cartella del progetto a causa degli strumenti MegaWizard™ o Qsys venga eliminata e che la variante PCIe venga rigenerata.

Sostituire questo codice errato:

rxstatus_err di filo;

assegnare rxstatus_err = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] | | pld8grxstatus4[2] | pld8grxstatus5[2] | pld8grxstatus6[2] | pld8grxstatus7[2]);

assegnare rxstatus_err = pld8grxstatus0[2];

Con questa versione corretta:

rxstatus_err rxstatus_err_x1, rxstatus_err_x4, rxstatus_err_x8;

assegnare rxstatus_err_x8 = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] | pld8grxstatus4[2] | pld8grxstatus5[2] | pld8grxstatus6[2] | pld8grxstatus7[2]);

assegnare rxstatus_err_x4 = (pld8grxstatus0[2] | pld8grxstatus1[2] | pld8grxstatus2[2] | pld8grxstatus3[2] );

assegnare rxstatus_err_x1 = pld8grxstatus0[2] ;

assegnare rxstatus_err = (lane_act==4\'b1000)?rxstatus_err_x8:(lane_act==4\'b0100)?rxstatus_err_x4:rxstatus_err_x1;

Questo problema verrà risolto nella versione futura del Arria V e Cyclone V Hard IP per core IP PCI Express.