Perché i miei segnali wrfull e rdempty nella mia megafunzione Dual-Clock first-in first-out (FIFO) vengono affermati allo stesso tempo?

Descrizione Quando si utilizza l'aclr nella Altera^® Megafunzionale FIFO a doppio clock, è necessario assicurarsi che il bordo di caduta dell'aclr non si verifichi mai sul bordo in aumento del clock di scrittura. Quando questa condizione si verifica c'è la possibilità che uno dei contatori (lettura o scrittura), transizioni mentre l'altro no. Ciò fa sì che il lato di lettura e il lato di scrittura non siano d'accordo su quante parole ci sono nel FIFO. Ad esempio, un contatore vedrà l'aclr più lungo dell'altro se c'è un'inclinazione sulla linea dell'aclr.

È possibile ritardare l'aclr circa mezzo ciclo prima di andare al FIFO aggiungendo un flipflop D (DFF) in cui l'aclr invertito è collegato alla porta predefinita del DFF e il wrclk invertito è collegato al clock DFF, con la porta D del DFF collegata a terra. È quindi possibile utilizzare l'output del DFF come aclr del FIFO; ciò garantisce che il bordo di caduta dell'aclr non si verificherà mai sul bordo crescente del clock di scrittura. Un'alternativa a questa soluzione alternativa è avere wrreq basso mentre aclr è attivo per garantire che nessuno dei due contatori si transizioni.

Non è necessario preoccuparsi del lato di lettura se si accende il controllo del sottofioramento. Il FIFO viene svuotato quando viene affermato l'aclr, che a sua volta ignora tutte le richieste di lettura. Questo è simile a mantenere rdreq basso.