Come gestire la tempistica dell'interfaccia di EMAC RGMII su HPS parte del dispositivo SoC?

Descrizione In FPGA soC Cyclone® V o Arria® V, il parametro di temporizzazione di trasmissione RGMII Td (TX_CLK a TXD/TX_CTL ritardo dei dati di output) è specificato come -0,85 a 0,15 ns, che supera le specifiche dello standard del settore. Nella specifica Gigabit Media Independent Interface ridotta (versione 2.0), l'TskewT (inclinazione dell'output da dati a clock) con la stessa definizione di Td è definita da -500ps a 500ps. Questa violazione della tempistica porterà a un problema di interconnessione tra l'interfaccia HPS EMAC RGMII e la PHY di alcuni fornitori.
 

Soluzione Si consiglia di selezionare il PHY con la capacità di regolare la tempistica di input. Ad esempio, selezionando il PHY seriale RTL8212 di Realtek\, fornisce pin TXDLY /RXDLY per regolare il ritardo di clock di input/output; selezionando Micrel\'s KSZ9021 serial PHY, fornisce i registri RGMII Pad Skew per regolare l'inclinazione dei segnali nel passaggio di 0,12ns. Entrambi questi significa aggiungere ulteriore ritardo ai segnali per compensare l'inclinazione dell'output, il che può eliminare l'errore di temporizzazione nella scheda clienti.
 
Per selezionare questi PHY senza la capacità di regolare la tempistica, è necessario applicare una logica di colla aggiuntiva all'interfaccia RGMII, instradare i segnali RGMII HPS EMAC esterni su FPGA lato o collegare l'HPS EMAC GMII internamente a FPGA.