Alcune configurazioni di canali TX ricetrasmettitori utilizzati nella modalità di latenza deterministica porteranno a un'analisi dei tempi non corretta nel software Quartus® II. In questi casi specifici l'analizzatore di temporizzazione ignora i percorsi di clock dalla pll_inclk, attraverso il TX PLL e precedendo il blocco PCS TX, con conseguente analisi errata dei tempi sui percorsi interessati. Questi percorsi interessati potrebbero avere una corretta chiusura della tempistica, che maschera potenziali violazioni della tempistica a causa dell'analisi della tempistica errata.
Le seguenti famiglie e configurazioni dei dispositivi sono interessate:
- I dispositivi Stratix® IV GX, Stratix IV GT, Arria® II GX e HardCopy® IV GX con modalità di latenza deterministica e l'attivazione del feedback PFD PLL e l'utilizzo del byte Serializer sono interessati quando si utilizzano le versioni del software Quartus II da 9.1 a 10.0 SP1.
- Cyclone® dispositivi IV GX con modalità di latenza deterministica e l'attivazione del feedback PFD PLL sono interessati quando si utilizza il software Quartus II versioni 10.0 e 10.0sp1.
Si noti che il Altera CPRI MegaCore (che non utilizza la funzione PLL PFD Feedback) e i dispositivi GZ Arria II non sono interessati da questo problema.
Questo problema è pianificato per essere risolto in una versione futura del software Quartus II. Se questo problema sta causando un problema immediato, archiviare una richiesta di servizio utilizzando mySupport.
