ID articolo: 000078606 Tipo di contenuto: Messaggi di errore Ultima recensione: 12/01/2015

Errore (10228): errore VERILOG HDL in lvds_rx_lvds_rx.v(49): il modulo "lvds_rx_accum" non può essere dichiarato più di una volta

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Questo errore potrebbe essere visualizzato nelle versioni 13.1 e successive del software Quartus® II, quando si implementa l'IP ALTLVDS_RX con Altera_PLL esterno e DPA (Dynamic Phase Alignment) abilitati con più di 2 canali, nei dispositivi Arria® V.

    Soluzione

    Per risolvere questo aspetto, completare innanzitutto i passaggi per l'implementazione di ALTLVDS_RX e ALTLVDS_TX con la modalità PLL esterna, come descritto nelle soluzioni correlate.

    Quindi, dopo aver eseguito l'analisi e la sintesi nel software Quartus II, copiare il modulo lvds_rx_lvds_rx dal contenuto del file db/lvds_rx_lvds_rx.v nel file lvds_rx.v.
    Ciò aggiungerà il modulo lvds_rx_lvds_rx nel file lvds_rx.v.

    Assicurarsi che tutte le occorrenze di rx_dpaclock siano a 8 bit e che tutte le connessioni di rx_dpaclock siano corrette, ad esempio,
    .dpaclkin(rx_dpaclock),
    Invece di:
    .dpaclkin({8{rx_dpaclock}}),

    Il problema verrà risolto in una versione futura del software Quartus II.

    Prodotti correlati

    Questo articolo si applica a 6 prodotti

    FPGA Arria® V GT
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA e FPGA SoC Arria® V

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.