Come posso implementare la SDRAM DDR2 o la SDRAM DDR3 UniPHY PHY con il mio controller di memoria personalizzato (invece di utilizzare il controller di memoria integrato Altera ad alte prestazioni)?

I core IP dell'interfaccia di memoria basata su UniPHY sono forniti sia con il PHY che con il controller integrato. Nel software di progettazione Quartus® II versioni 10.0 SP1 e versioni precedenti, non esiste un'opzione MegaWizard per creare un'istanza dello standalone UniPHY PHY per l'utilizzo con un controller personalizzato. Tuttavia, è possibile sostituire il controller di memoria Altera ad alte prestazioni con un controller di memoria personalizzato seguendo la procedura descritta.

1. Parametrizza e genera la variante dell'IP del controller di memoria basato su UniPHY.

• Ciò genererà un file HDL di primo livello denominato .v o .vhde una sottodirectory denominata .
• Il modulo di primo livello crea un'istanza del modulo _controller_phy. Questo modulo si trova nella directory /rtl e a sua volta crea un'istanza del PHY e del controller.
• Il modulo controller è denominato: nome _alt_ddrx_controller
• Il modulo PHY è denominato: nome _memphy_top
• Gli script dei vincoli di temporizzazione e pin generati richiedono la manutenzione della gerarchia di progettazione.

• Aprire il file /rtl/ _controller_phy.sv.
• Sostituire il nome modulo_alt_ddrx_controller con il modulo controller personalizzato.
• Eliminare le porte del Altera controller di memoria ad alte prestazioni e aggiungere le porte di primo livello del controller personalizzato.
• Allo stesso modo, aggiornare i nomi delle porte nel modulo di primo livello nel file .v o .vhd.
• Compila e simula la progettazione per garantire funzionalità.
• Si noti che rigenerando l'IP dell'interfaccia di memoria UniPHY verranno cancellate tutte le modifiche apportate ai file HDL. E i parametri selezionati in MegaWizard sono archiviati nel modulo di primo livello. Pertanto, i passaggi sopra devono essere ripetuti ogni volta che viene rigenerata la variante IP.