ID articolo: 000078266 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 22/04/2013

Perché vedo violazioni di temporizzazione vitali "VIOLATION ON DATAC" nella simulazione a livello di gate del dispositivo Stratix per i percorsi che sono inattivi?

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nel software Quartus® II, i modelli di simulazione a livello di gate per i dispositivi Stratix® e Stratix GX consentono erroneamente ai segnali di transizione di propagarsi attraverso la porta ASDATA delle celle interne al registro di destinazione anche quando il segnale ASDATA è gated da un segnale SLOAD inattivo. Ciò potrebbe comportare violazioni dei tempi nella simulazione a livello di gate.

    Soluzione

    Per risolvere questo problema, inserire la logica per sincronizzare il segnale ed evitare la violazione della tempistica.

    Questo problema è risolto a partire dal software Quartus II versione 12.0.

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