Il software Quartus® II potrebbe emettere questo avviso quando si tenta di unire I PLL per la megafunzione ALTLVDS_RX e la megafunzione ALTLVDS_TX con DPA attivato, anche se le frequenze di clock sono le stesse. Ciò influisce sui dispositivi Stratix® III e Stratix IV.
Ad esempio: il divisore di scala post PLL (k) ha un intervallo limite di 1, 2 e 4. La migliore frequenza VCO per un'istanza di megafunzione ALTLVDS senza DPA attivata è di circa 600 MHz, tuttavia non è possibile utilizzare 600 MHz per generare una frequenza DPA a 200 MHz perché 3 non è un valore del divisore valido.
Quando si utilizza la megafunzione ALTLVDS senza l'opzione PLL esterna, non si ha alcun controllo sulle impostazioni PLL nel software Quartus II. Come soluzione, è possibile utilizzare la megafunzione ALTLVDS nella modalità PLL esterna. Ciò consente di controllare i valori PLL e di assegnare manualmente le uscite di clock PLL alle istanze ALTLVDS_RX megafunzione e ALTLVDS_TX megafunzione nella progettazione, consentendo così la condivisione PLL.
Per ulteriori informazioni sull'utilizzo della megafunzione ALTLVDS in modalità PLL esterna, fare riferimento alla scheda Guida utente megafunzionale ALTLVDS (PDF).
