Albero di clock PHY non guidato da contatori di uscita PLL ottimali

Questo problema riguarda DDR2 e DDR3, LPDDR2, QDR II e RLDRAM PRODOTTI II.

Interfacce di memoria esterne destinate a dispositivi Arria V, di cui L'albero dell'orologio PHY non è guidato da contatori 0-3 o contatori 14-17 possono non sono in grado di soddisfare i tempi.

La soluzione per questo problema consiste nell'utilizzare un'assegnazione QSF per vincolare i contatori di output PLL, come segue:

posizione del contatore set_location_assignment da -a

Per trovare la posizione del contatore e il segnale di uscita seguire questi passaggi:

1. Compilare il progetto nel software Quartus II.
2. Trovare la PLL utilizzando l'elenco Trova o Netlist Strumenti di navigazione nel visualizzatore RTL.
3. Aprire la progettazione nel visualizzatore RTL.
4. Fare clic con il pulsante destro sull'istanza richiesta GENERIC_PLL e scegliere Trova in Chip Planner dal menu Trova.
5. Chip Planner visualizza un contatore di output PLL dove è viene posizionata l'istanza PLL generica. Selezionare il contatore di output PLL per vedere le proprietà, le modalità e i valori in una finestra Proprietà nodo.
6. PLL output signal è il valore per l'intero proprietà name e il valore della proprietà location è PLL posizione del contatore per il contatore attualmente utilizzato. Trova la desiderata Posizione del contatore PLL. L'orologio PHY deve essere guidato da contatori 0-3 o 14-17, che sono sempre i primi quattro o gli ultimi quattro contatori nella planimetria, a seconda dell'orientamento dell'FFPLL. Solo uno dei due contatori può guidare ogni ingresso dell'albero di clock PHY:

Per prestazioni ottimali, il clock PHY dovrebbe essere guidato da uno dei due contatori 0-3 o contatori 14-17. Potrebbe essere necessario modificare l'opzione selezionata elementi da FFPLL_* PLLOUTPUTCOUNTER_* a a vedere la posizione del contatore PLL per ciascun contatore.

Di seguito viene illustrato un esempio di assegnazione QSF:

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

Questo problema verrà risolto in una versione futura.