Descrizione
Questo messaggio di errore si verifica quando si utilizza:
- Il controller SRAM QDRII e QDRII Altera con IP UniPHY
- Interfacciamento a un componente QDRII con una latenza di lettura di 2
A causa della struttura interna degli elementi IO di Arria® II GX, Stratix® I dispositivi III e Stratix IV, le connessioni di segnale CQ e CQn devono essere scambiate quando si interfacciano a un componente SRAM QDRII con una latenza di lettura di 2.
Collegare i clock di lettura:
- Pin CQ componente SRAM QDRII -> FPGA pin CQn (contrassegnato come Qbar nella pianificazione dei pin)
- Pin CQn componente SRAM QDRII -> FPGA pin DQS (contrassegnato come S in pin planner)
Per i dispositivi SRAM QDR II o QDR II con 1,5 o 2,5 cicli di latenza di lettura, collegare il CQ al pin DQS (S nel Quartus II Pin Planner) e il pin CQn a CQn (Qbar nel Quartus II Pin Planner).
