ID articolo: 000077945 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 11/09/2012

Perché l'IP del controller uniPHY SRAM QDRII non genera il segnale QVLD per l'interfaccia?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrizione

Il segnale QVLD non viene generato perché non viene utilizzato dall'IP del controller uniPHY QDRII SRAM per determinare se i dati che ritornano sono validi o meno.

L'IP basato su SRAM QDRII uniPHY utilizza il processo di calibrazione per determinare l'esatta latenza di lettura, ad esempio quanto tempo è necessario affinché i dati validi tornino dal dispositivo SRAM QDRII dopo che l'IP ha fornito un comando di lettura.

Prodotti correlati

Questo articolo si applica a 8 prodotti

FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® III

Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.