La guida utente della funzione MegaCore Interlaken 100G fornisce informazioni insufficienti per collegare Arria PLL 10 TX

Secondo la funzione 100G Interlaken MegaCore Guida dell'utente, la logica utente dovrebbe guidare tx_pll_locked l'input segnale a un core IP Interlaken 10 100G Arria con l'AND logico dei pll_locked segnali di uscita del Arria 10 TX Core IP PLL. Tuttavia, queste informazioni sono incomplete. L'input segnali all'E logico dovrebbero includere anche l'inverso di ogni Segnale TX pll_cal_busy PLL.

Per l'illustrazione nel caso di un singolo TX PLL esterno, fare riferimento alla figura 5-3, Arria 10 PLL a Arria 10 100G Interlaken MegaCore Diagramma di connessione funzione, nell'"IP interlaken di migrazione 100G Core da Stratix V a Arria 10 Dispositivi" della Arria 10 Guida alla migrazione.

Questo problema non ha alcuna soluzione. Assicurati di collegare il Arria 10 PLL TX esterni al core IP Interlaken 100G in base a le istruzioni in questo erratum.

Questo problema è risolto nella versione 14.1 del 100G Guida utente alla funzione MegaCore Interlaken.