ID articolo: 000077367 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 23/01/2020

Perché l'affermazione del segnale di input pll_powerdown non reimposta il dispositivo Intel® Arria® 10 fPLL?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • IP FPGA fPLL Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Per impostazione predefinita, il segnale di ripristino interno del core IP Intel® Arria® 10 fPLL è controllato dal registro Avalon-MM, ma non dal segnale di ingresso pll_powerdown. Pertanto, l'affermazione del segnale di ingresso pll_powerdown non resetterà il Intel® Arria® 10 fPLL.

    Soluzione

    Aggiungere la seguente assegnazione QSF per modificare il controllo reset dal registro Avalon-MM all'input pll_powerdown:

    set_global_assignment -name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

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