ID articolo: 000077358 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 03/02/2017

Perché si riscontrano Arria errori del ricetrasmettitore di 10 dispositivi quando si utilizza la funzione Profili di configurazione IP PHY nativi?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® Arria® 10 Cyclone® 10 PHY nativo di ricetrasmettitore
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un bug nell'IP PHY nativo Arria 10 dispositivi, i progetti che utilizzano la funzionalità Profili di configurazione possono contenere percorsi che non sono analizzati nel tempo se l'IP PHY nativo viene generato in un luogo diverso dalla cartella del progetto Quartus Prime.

    Le informazioni sulla tempistica del ricetrasmettitore per ciascuno dei profili di configurazione sono contenute nei file .json generati dall'IP PHY nativo .qip.

    I profili di configurazione generati dall'IP PHY nativo sono sensibili alla posizione. Se l'IP PHY nativo viene generato in un punto diverso dalla cartella del progetto Quartus Prime, i file .json vengono persi. Il progetto verrà compilato correttamente senza analizzare i file di temporizzazione .json, tuttavia gli archi di temporizzazione per i profili di configurazione non predefiniti saranno mancanti.

    Il software Quartus Prime non fornisce alcun avviso.

    In questo scenario, la configurazione IP PHY nativa predefinita viene analizzata in base alla tempistica, ma i profili di configurazione alternativi non lo sono.

    Come posso sapere se la mia progettazione è interessata?

    È possibile controllare il progetto Quartus Prime per verificare se si è interessati dallo script check_transceiver_profiles.tcl allegato. Lo script identifica i file .json mancanti e potenziali archi di temporizzazione mancanti. È possibile reperire il file dal menu a discesa Quartus Prime Tools > script TCL. L'output dello script può essere visualizzato nella scheda Sistema della finestra Messaggi.

    Soluzione alternativa 1

    Assicurarsi che l'IP PHY nativo sia inserito nella cartella del progetto Quartus Prime. È possibile farlo inserendo il file .qsys nella stessa cartella del file .qpf. È quindi possibile rigenerare l'IP da questa posizione.

    Soluzione alternativa 2

    Modificare i percorsi relativi a "tutti" i file .json all'interno del seguente file generato da IP:

    \\nome variante \altera_xcvr_native_a10_16*\synth\_altera_xcvr_native_a10_16*_*.sv

     

    Da:

    reconfig_settings

    .hssi_10g_rx_pcs_reconfig_settings(".//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.json"),

    .hssi_10g_tx_pcs_reconfig_settings(".//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.json"),

    .......

    A

    reconfig_settings

    .hssi_10g_rx_pcs_reconfig_settings("posizione //altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.json"),

    .hssi_10g_tx_pcs_reconfig_settings("posizione //altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.json"),

    .......

    Come posso analizzare la progettazione pre-posizionata e instradata utilizzando queste soluzioni alternative?

    Dopo aver applicato una delle soluzioni di cui sopra, è possibile eseguire nuovamente TimeQuest Timing Analyzer dal menu a discesa Quartus Prime Processing>Start>Start TimeQuest Timing Analyzer.

    Per gli utenti che eseguono l'analisi dei tempi direttamente nella GUI TimeQuest, è necessario utilizzare il comando "create_timing_netlist -force_dat" dopo aver applicato una delle due soluzioni per creare la netlist di temporizzazione con le informazioni aggiornate sulla tempistica.

    Soluzione/correzione

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    Questo articolo si applica a 1 prodotti

    FPGA e FPGA SoC Intel® Arria® 10

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