Si potrebbe riscontrare un clock di calibrazione del ricetrasmettitore PreSICE di frequenza non corretto su Intel® Stratix® 10 dispositivi se il software Intel Quartus® Prime ha memorizzato nella cache una versione precedente dell'assegnazione OSC_CLK_1 Quartus Settings File (QSF).
All'interno del FPGA è presente un PLL che riceve l'orologio dal pin OSC_CLK_1 e fornisce un clock di calibrazione a 250 MHz a PreSICE. Questo clock viene utilizzato per calibrare tutti i Intel Stratix 10 PLL ATX per dispositivi L-Tile e H-Tile, fPLL, PLL CDR/CMU e PMA.
La sorgente di clock e la frequenza sono scelte nell'interfaccia grafica del dispositivo e dell'opzione pin del progetto Prime Intel Quartus o nell'assegnazione dell'esempio di file QSF di seguito.
DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz nome set_global_assignment
Se l'impostazione Origine clock di configurazione è stata modificata di recente nel software Intel Quartus Prime, una versione precedente potrebbe essere memorizzata nella cache e utilizzata dal software Intel Quartus. Ciò può comportare un clock di calibrazione della frequenza errato che potrebbe comportare un tasso di errore di bit (BER) più elevato sul canale del ricetrasmettitore del dispositivo Intel Stratix 10 L-Tile o H-Tile.
Per risolvere questo problema, è possibile pulire il database Intel Quartus Prime dopo aver modificato l'impostazione Origine clock di configurazione. È possibile farlo utilizzando i menu del software Intel Quartus Prime, come mostrato di seguito.
Progetto > pulito > tutte le revisioni
È quindi necessario ricompilare il progetto Intel Quartus Prime.
