ID articolo: 000077340 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 27/03/2018

Perché HPS si blocca quando HPS a FPGA bridge è collegato all'IP del bridge AXI insieme ad altri master bus?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interconnessioni Intel® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    HPS può bloccarsi durante l'accesso al bridge AXI che è interfacciato a più di un master bus.

    L'interfaccia slave AXI Bridge ridurrà costantemente l'accesso master di pressione quando uno dei problemi principali è la transazione di lettura/scrittura.

    Soluzione

    Come soluzione temporanea, aggiungere un Avalon MM Pipeline Bridge tra i master bus e il bridge AXI per risolvere il problema di gestione di più segnali master AXI Bridge. L'IP del bridge AXI effettivo fisso è pianificato nella versione futura di Quartus.

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