Sì. Se l'esecuzione di accessi di lettura back to back in cui il chip seleziona le modifiche tra gli accessi e la riga nel secondo CS è già aperta, allora c'è il potenziale per una contesa del bus. Di seguito è riportata una situazione in cui può verificarsi una contesa in cui ACT = Attiva e RD = LETTURA:
Lato DDR
ATTO A
RD A
ATTO B
RD B
RD A
Lato locale
leggere la riga A in CS1
leggere la riga B in CS2
leggere la riga A in CS1
Il controller riconosce che nella seconda lettura alla riga A, la riga è già aperta. Pertanto non è necessario alcun ACT. Di seguito è riportato un diagramma che mostra i segnali dqs che accompagnano i dati di lettura mentre ritornano dalla memoria al FPGA (nel punto in cui RD B è seguito immediatamente da RD A).
Il risultato è che la lettura da CS2 potrebbe essere persa. La soluzione è inserire un NOP come segue:
Lato DDR
ATTO A
RD A
ATTO B
RD B
NOP
RD A
Lato locale
leggere la riga A in CS1
leggere la riga B in CS2
nop (disfatti la richiesta per 1 ciclo)
leggere la riga A in CS1
Per v1.2.0 del core del controller SDRAM DDR Altera, questo deve essere fatto dall'utente. Per v2.0 del core ciò verrà fatto automaticamente, diventando trasparente per l'utente.
