ID articolo: 000077172 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 11/09/2012

Perché alcuni pin nel pacchetto M256 dei dispositivi MAX II si trovano nella banca 1 (banca laterale) designati come EDGE_TOP invece di EDGE_LEFT nel software Quartus II?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrizione

Alcuni pin nel pacchetto M256 di MAX® I dispositivi II situati nella banca 1 (banca laterale) sono designati come EDGE_TOP invece di EDGE_LEFT in Quartus® II software perché tI cuscinetti hese sono "logicamente" situati sulla parte superiore del chip, anche se sono "fisicamente" situati sul lato sinistro del dispositivo.

 

Ciò significa che questi pin sono alimentati da VCCIO della banca 1, ma entrano nel tessuto di routing del core attraverso i blocchi di interfaccia IO verticale (in cima al core). Nel software Quartus II, la posizione del pin è definita dal lato del core a cui si interfaccia, non dal lato in cui è fisicamente posizionato.

 

I pin interessati nel pacchetto M256 sono pin C1, C2, D1, D2, D3 ed E3. Ciò si applica ai dispositivi Max II, MAX IIG e MAX IIZ.

 

 

Prodotti correlati

Questo articolo si applica a 1 prodotti

CPLD MAX® II

Assistenza

Contattate il supporto

Disclaimer

1

Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.