A causa di un problema noto nelle versioni del software Intel® Quartus® Prime Pro da 19.1 a 19.4, il JESD204B Intel® FPGA IP Example Design potrebbe non funzionare correttamente quando si utilizzano i dispositivi Intel® Arria® 10 e Intel® Cyclone® 10 GX. Ciò è dovuto a 2 porte mancanti se sintetizzare e 1 porta mancante se si simula il JESD204B Intel® FPGA IP Example Design.
Per risolvere questo problema, seguire la procedura seguente:
1. Ad esempio, la sintesi di progettazione, aggiungere queste due porte in "altera_jesd204_ed_RX_TX.sv" situata a "//ed_synth" alla riga 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst)
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Ad esempio, simulazione di progettazione, aggiungere questa porta alla riga 364 in "altera_jesd204_ed_RX_TX.sv" situata in "//ed_sim/testbench/models" alla riga 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Questo problema viene risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 20.1.
