ID articolo: 000077020 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 10/03/2021

Perché il sistema host riceve dati danneggiati senza errore LCRC o errore di timeout di completamento su un collegamento PCIe* di 3 generazione x16 che utilizza il Intel® Stratix® 10 Hard IP per PCI Express* nei dispositivi Intel® Stratix® ...

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard-IP Intel® Stratix® 10 Avalon-MM per PCI Express*
  • Hard-IP Intel® Stratix® 10 Avalon-ST per PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Il parametro Tx FIFO quasi full threshold della variante Intel® Stratix® 10 Hard IP per PCIe* 3 x16 è marginale. I dati danneggiati potrebbero essere danneggiati senza errore LCRC o errore di timeout di completamento che non causa il ripristino del collegamento.

    Altre varianti IP come PCIe* 3 x8 e Gen 3 x4 non sono interessate.

    C'è un KDB correlato.

    Perché il sistema segnala errori di timeout PCIe* su un collegamento che utilizza il Intel® Stratix® 10 Hard IP per PCI Express nei dispositivi Intel® Stratix® 10 L e H-Tile?

     

     

    Soluzione

    Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 20.4.

    Per risolvere questo problema, è necessario rigenerare il Intel® Stratix® 10 Hard IP per la variante PCIe* 3 x16 e ricompilare il progetto con il software Intel® Quartus® Prime Pro Edition versione 20.4 o successiva per incorporare la correzione.

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