ID articolo: 000076994 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 17/10/2019

Come sono mappati i segnali di selezione del chip IP 10 DDR4 Intel® Stratix® per i dispositivi di memoria superiore e inferiore in una topologia a conchiglia?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® Stratix® 10 per interfacce di memoria esterna
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Quando la topologia clamshell è attivata nell'editor di parametri IP Intel® Stratix® 10 DDR4, ogni classificazione richiede due pin CS per configurare separatamente i chip di memoria superiore e inferiore. Il seguente contenuto mostra come mappare i pin CS da FPGA a chip di memoria in design single-rank e dual ranks.

    Soluzione

    Per i componenti single-rank:

    I componenti Top (non mirrored), FPGA_CS0, vanno a MEM_TOP_CS0

    I componenti inferiori (specchiati), FPGA_CS1, vanno a MEM_BOT_CS0

    Per i componenti dual-rank:

    I componenti Top (non specchiati), FPGA_CS0 passa a MEM_TOP_CS0 e FPGA_CS1 passa a MEM_TOP_CS1

    I componenti inferiori (specchiati), FPGA_CS2 passa a MEM_BOT_CS0 e FPGA_CS3 va a MEM_BOT_CS1

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    FPGA e FPGA SoC Intel® Stratix® 10

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