ID articolo: 000076646 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 30/05/2017

Come posso risolvere le violazioni di temporizzazione tra il c2p_write_clk e il pll_write_clk per un design Stratix V DDR3?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • Controller SDRAM DDR3 con IP FPGA Intel® UniPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Per una progettazione basata su Stratix® V DDR3 UniPHY, è possibile che si verifichino violazioni di temporizzazione sui percorsi dei dati tra il c2p_write_clk e i domini di clock pll_write_clk.

    Soluzione

    Per risolvere queste violazioni dei tempi di attesa, seguire la procedura seguente:

    1) Nel file < IP_variation_name>if0_pll0.svgenerato da IP, impostare

    parametro WRITE_CLK_PHASE = "938 ps"

    2) Nel file < IP_variation_name>if0_p0_parameters.tclgenerato da IP, impostare

    set::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0

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