ID articolo: 000076534 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 16/10/2020

Perché vedo un gran numero di avvisi relativi ai blocchi di RAM che vengono sintetizzati quando si compila un Intel® Stratix® 10 FPGA o Intel Agilex® 7 con la Intel® FPGA IP JESD204C in modalità RX Simplex?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Quando si compila un progetto con l'Intel® FPGA IP JESD204C in modalità RX Simplex destinata Intel® Stratix® 10 dispositivi con ricetrasmettitori E-Tile o dispositivi Intel Agilex® 7 utilizzando il software Intel® Quartus® Prime Pro Edition versione 19.2 e successive, potrebbero essere visualizzati avvisi come quelli mostrati di seguito.

     

    I seguenti avvisi sono correlati ai segnali rx_eb_data_soemb_out_w_w[L-1:0] e rx_eb_data_somb_out_w_w[L-1:0] e possono essere ignorati in modo sicuro poiché solo il bit [0] di ciascuno verrà utilizzato come input per il livello di trasporto.

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    I seguenti avvisi si riferiscono ai segnali j204c_rx_cmd_data [18:7] quando la configurazione dell'intestazione di sincronizzazione è CRC-12.

    Tuttavia, questi possono essere ignorati in modo sicuro poiché la configurazione CRC-12 utilizza solo i 7 bit inferiori (quindi, 12 segnali verranno sintetizzati).

    Avviso(14320): nodo "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo| FIFOram|altera_syncram_impl1|q_b[138]"

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    Soluzione

    Questi messaggi di avviso sono previsti e possono essere ignorati in modo sicuro.

    Prodotti correlati

    Questo articolo si applica a 3 prodotti

    FPGA Intel® Stratix® 10 MX
    FPGA e FPGA SoC Intel® Agilex™
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