Per ridurre al minimo il jitter quando si utilizza il core IP MAC a bassa latenza 10G su Intel® Arria® 10 dispositivi, è importante assicurarsi che il loop di trasmissione avanzata (ATX) phase-locked loop (PLL) e il PLL frazionato (fPLL) siano posizionati in modo che possano ottenere il clock di riferimento di input direttamente dal buffer di clock di riferimento senza passare attraverso la rete di clock di riferimento.
Per prestazioni di jitter migliori, Intel consiglia di posizionare il clock di riferimento il più vicino possibile al PLL di trasmissione.
Utilizzare un pin di clock di riferimento dedicato nella stessa banca ricetrasmettitore.
In ogni banco ricetrasmettitore sono disponibili due pin dedicati per l'orologio di riferimento (refclk). Il pin di refclk inferiore alimenta direttamente l'ATX PLL inferiore, fPLL e CMU PLL. Il pin refclk superiore alimenta direttamente l'ATX PLL superiore, fPLL e CMU PLL.
Utilizzare un vincolo di posizione per garantire che gli ATX PLL e gli fPLL si trovino nella posizione superiore o inferiore ottimale, allineati con la posizione del pin di refclk dedicato scelto.
