Dopo FPGA configurazione del dispositivo, di seguito sono riportate le sequenze di calibrazione per l'IP Intel® Stratix® 10 EMIF.
Per l'IP EMIF non HPS, le sequenze sono la calibrazione di terminazione su chip (OCT), la calibrazione I/O PLL e quindi la calibrazione EMIF.
Per l'IP EMIF HPS, le sequenze di calibrazione OCT / PLL / EMIF vengono eseguite nella fase HPS-first e quindi il resto del FPGA viene eseguito in modalità FPGA-first.
La calibrazione I/O PLL per i PLL non EMIF è anche suddivisa tra prima dell'ingresso in modalità utente e dopo la voce in modalità utente a seconda della configurazione della PLL stessa. Se il PLL utilizza modalità di compensazione interne, viene calibrato prima dell'ingresso in modalità utente. Se utilizza modalità di compensazione core, viene calibrato dopo l'immissione in modalità utente. Tutto ciò accade prima della calibrazione EMIF, che viene eseguita interamente in modalità utente.
